在ise中，simprim: libraryofpower模拟原语。如何生成逻辑示意图first check语法？通过后就可以合成尺寸没有任何问题了，然后就可以看到rtl级别的示意图了，在左侧的进程框中，单击合成中的VIEWRTLschematic。

我的项目也是满满的黄色感叹号，难免搞得太大。比如有时候你做一个计数器，给定的位宽大于使用的计数值，更高的位数没有使用，他会提示你合成没用的给你。稍微看一下，不影响也无所谓。如果你是自动售货机，不妨用时序逻辑来编，比这种组合逻辑更简单省心，效果也是一样的。计算真值表多麻烦啊@ @ @你的ibuf是怎么产生的，除了贴出来的程序是不是在别处用了ibuf原语？

checksyntax优先。通过后，没问题就可以合成尺寸了，然后就可以看到rtl级别的示意图了。在左侧的进程框中，单击合成中的VIEWRTLschematic。如果想从这个编译好的模块生成一个原始的原理图，只需点击designUtilities下的CreateSchematicSymbol，它就会成为原理图的一个小组件。放在原理图上双击，可以看到原文中的原理图结构。

首先介绍Xilinx的几个主要仿真库(路径:D:\\ \\ Xilinx \\ \\ 11.1 \\ \\ ISE \\ \\ Verilog \\ \\ SRC \\ \\)UNSIM文件夹:LibraryOfFunifiedComponentSimulation模型。它仅用于功能仿真，包括Xilinx公司的所有标准组件。每个组件使用一个独立的文件，方便一些特殊的编译向导指令，比如use lib’。

仅用于功能仿真，包括XilinxCoreGenerator工具生成的IP仿真模型，如FIFO。SIMPRIM:Libraryofgenericsimulationprimitives .用于时序模拟或门级功能模拟。SmartModel:用于模拟一些非常复杂的FPGA设计，包括PowerPC或RocketIO。

是scl信号中有多个驱动器的原因。看scl是否在两个always快捷键中赋值。最后一个问题:只写。手动UCF文件。还有一点:我用xilinxise的PlanAhead自动设置pin。如图:我应该如何选择我的“输入”终端的I/Ostd？还是要留空？mapUrl:，contentRich:最后一个问题:只需编写。手动UCF文件。

如图所示:

我的几个“输入”终端，我应该如何选择它们的I/Ostd？还是空的？

，contentRichOrig:最后一个问题:只需编写。手动UCF文件。

还有一件事:

我用xilinxise的PlanAhead自动设置pin。